Gerbang logika atau gerbang logik adalah suatu
entitas dalam elektronika dan matematika boolean yang mengubah satu atau
beberapa masukan logik menjadi sebuah sinyal keluaran logik. Gerbang logika
terutama diimplementasikan secara elektronis menggunakan dioda atau transistor,
akan tetapi dapat pula dibangun menggunakan susunan komponen - komponen yang
memanfaatkan sifat-sifat elektromagnetik (relay), cairan, optik dan
bahkan mekanik. Setiap gerbang logika membutuhkan daya yang
digunakan sebagai sumber dan tempat buangan dari arus untuk memperoleh voltase
yang sesuai. Dalam aplikasinya, gerbang logika adalah blok-blok penyusun
dari perangkat keras elektronik. Dasar pembentukan gerbang logika adalah tabel
kebenaran (truth table). Berikut adalah tabel-tabel dan bentuk gerbang
logikanya.
Rangkaian Logika terbagi menjadi dua
kelompok yaitu rangkaian logika.kombinasional dan
rangkaian sekuensial. Rangkaian logika kombinasional adalah.rangkaian yang kondisi
keluarannya (output) dipengaruhi oleh kondisi masukan (input). Rangkaian logika
sekuensial adalah rangkaian logika yang kondisi keluarannya dipengaruhi oleh
masukan dan keadaan keluaran sebelumnya atau dapat dikatakan rangkaian yang
bekerja berdasarkan urutan waktu. Ciri rangkaian logika sekuensial yang utama
adalah adanya jalur umpan balik (feedback) di dalam rangkaiannya.
Contoh rangkaian yang termasuk rangkaian sekuensial yaitu flip-flop,
counter, dan register.Flip-flop adalah
rangkaian utama dalam logika sekuensial. Counter, register serta rangkaian
sekuensial lain disusun dengan menggunakan flip-flop sebagai komponen utama.
Sedangkan Rangkaian yang termasuk rangkaian logika kombinasional yaitu
Dekoder, Enkoder, Multiplekser, Demultiplekser. Pada rangkaian-rangkaian itu
terlihat bahwa kondisi keluaran hanya dipengaruhi oleh kondisi masukan pada
saat itu.
2.2. Flip Flop
Flip-flop adalah rangkaian digital yang digunakan untuk
menyimpan satu bit secara semi permanen sampai ada suatu perintah untuk
menghapus atau mengganti isi dari bit yang disimpan. Selama satu daya-nya
terpasang maka memorinya akan bertahan. Dalam penerapannya, memori yang
terkandung dalam flip-flop dapat diubah dengan memberikan clock pada
masukannya. Flip-flop disusun dari rangkaian dasar yang berupa latch. Prinsip
dasar dari flip-flop adalah suatu komponen elektronika dasar seperti
transistor, resistor dan dioda yang di rangkai menjadi suatu gerbang logika
yang dapat bekerja secara sekuensial.
Jenis-jenis flip-flop :
1. RS flip-flop
2. JK flip-flop
3. JK flip-flop Master-Slave
4. T flip-flop
5. D flip-flop
2.3. JK – Flip Flop
J-K Flip Flop merupakan
penyempurnaan dari flip-flop R-S terutama untuk mengatasi masalah osilasi,
yaitu dengan adanya umpan balik, serta masalah kondisi terlarang pada rangkain
S – R Flip Flop, karena pada keluaran ( output ) tedapat penyimpangan dari definisi
flip flop pada saat masukan R=S=1, dapat dilakukan modifikasi pada masukan
( input ) S dan R. Modifikasi dilakukan dengan cara masukan S dihubungkan
dengan keluaran Q’ dan J lewat AND, dan masukan R dihubungkan dengan keluaran Q
dan K lewat AND, sehingga diperoleh rangkaian flip-flop yang mempunyai masukan
S=J.Q’ dan masukan R=K.Q. Rangkaian dalam konfigurasi ini, dikenal
sebagai JK flip-flop.
gambar 1 Rangakaian JK – Flip Flop
|
Pada rangakaian JK flip-flop, keluaran Q =
Qn-1 bila klok Clk=0 dan masukan J dan K sembarang. Keadaan keluaran
Q=Q n-1 ini juga terjadi bila masukan J=K=0 dan
klok=1 Keadaan Q=1 , artinya keadaan keluaran Q tetap seperti
keadaan sebelumnya, atau dengan kata lain disebut keadaan memori. Bila masukan
J merupakan inversi dari K, maka setelah klok, keluaran Q selalu sama dengan
masukan J. Dan bila masukan J=K=1, maka setelah klok, keluaran
Q=Q’ t-1 yang artinya keluaran Q merupakan inversi dari keluaran
keadaan sebelumnya. Keadaan yang perlu diwaspadai dalam hal J=K=1, adalah
keadaan klok=1 yang terlalu lama. Bila keadaan ini terjadi keluaran rangkaian
menjadi tidak stabil, karena keluaran akan selalu berganti dari keadaan yang
satu ke keadaan yang lain (race around condition). Agar keadaan tidak
stabil ini tidak terjadi lamanya waktu klok=1 (periode pulsa = Tp) diusahakan
harus lebih kecil dari lamanya waktu tunda (Td) rangkaian, dan Td harus lebih
kecil dari perioda klok (T), atau dapat diformulasikan periode pulsa Tp < Td
< T.
